【半導体】NECがツール開発　｢C言語｣でLSI回路設計　｢サイバーワークベンチ(CWB)｣ [06/07/22]

>>111
　発売したと書いてるから大丈夫だろｗ

NECは５年くらい前、Cベース設計が話題になり始めた頃から、
ずっとやってるからね。
やっと出したかという感もある。

>>105
個人感覚で逝ってねーか？
プロジェクト単位で考えろ。
3500万は普通か、この手のツールとしては安い方。

うちのお兄ちゃんはC言語話せるんだぜ？

実際は使い物にならないんだろ？

じゃ、C言語が理解できる人工知能を開発して簡単なパラメーターいれるだけで
自動的ににLSI回路設計できたらなお効率いいんじゃねの

C言語で書けるレベルところ（Cプログラマに書かせたほうがいいところ)
だけCで書いてあとはHDLプログラマに任せたほうが効率がイイダロ。

組合わせ回路の合成はできても、順序回路の合成はどうするんだ。
ハードのアーキテクチャーを考慮したプログラミング手法が必要じゃないの？
こんなのでパイプライン構造や並列処理を考慮した最適化アーキテクチャが合成できるのか？


回路的に動作しても冗長すぎて使い物にならない回路になっちゃわないか？

なんでJavaじゃないんだ <丶｀д´>

double 〜宣言があったら倍精度浮動小数点のＩＰコアを、static char col[1024*1024*16]って
あったら16メガバイトのメモリセルを組み込むのか。

>>121
それ専用のクラスライブラリが山ほどくっ付いてくるんじゃね?
しかもターゲットごとに別々の買わされたりして（w

>>122
正解。

screen 0,1024,768,0
repeat
mes "m9（＾Д＾）ﾌﾟｷﾞｬｰ"
await 1
loop

＞＞１１９
きっとUnixがCで記述されたときも同じようなことを言われたんだろうね

#include <stdio.h>
{
int a;
a=0;
print("盗用多，糞ニー，ave糞，ジャニは%d回潰れろ！",a);
a = a + 1;
if a=1000 then{print("石皮産手糸売に入りますた！！！");}
return 0;

}

CyberはSpecCとかSystemCではなく、BDLというNEC独自仕様だったはず。
基本的にはC拡張だから大差ないけど、文法は気になるかもね。

クロックやレジスタといったハード仕様に近いものはその拡張部分で指定可能。
また、パイプラインは逆に適当なところにレジスタを挟んでくれるのでタイミング調整が容易になるという利点がある。
とはいえ、この辺も使いこなさないと成果は出ない。

回路検証だけなら100倍ってのはない。
それでもネイティブコード実行になるから数倍は早い。

一番の違いは、CPU込みのSoC検証の時。
この時は比較対象が遅い分、マジで早さを実感できる。

で、価格だけどDesignCompilerが大体2500万、PhisicalCompilerが4500万くらいと考えるとまあ妥当というくらいかな。
ハードベンダーのNECが作ったツールが、他社ASIC相手でどこまで性能出るのかは興味あるところではあるけど。

ぱるてのん

俺が気になるのは↓のツール
「数理的技法」について知ってる人いる？


C-RTL等価性プルーバ
C言語で記述された動作レベル仕様とRTL回路が、機能的に
等価であることを証明するツール。
数理的技法により、
「あるケースではC言語の動作とRTL回路の動作が違っていた」
という見逃しをすることなく、あらゆるケースでC言語の動作と
RTL回路の動作が一致することを保証する。
これにより、C言語レベルで正しく動作することを確認すれば、
動作合成で生成されたRTL回路の動作も正しいことが保証される。
http://www.nec.co.jp/press/ja/0607/2102-01.html

>129
プロセス代数に落として等価性判定してるんじゃない？

>>128
まだ生きてるのか?
>>石の神殿

はやく日本語でなんとなく作れるようにしろよ

>>120
あべしに仕事持ってかれるからw

>>126
間違いすぎ。

#include <cstdio>
template<int a>
class Printer {
void print() const {
printf("盗用多，糞ニー，ave糞，ジャニは%d回潰れろ！\n", a);
if(a < 1001)
Printer<a+1>().print();
}

template<>
class Printer<1000> {
void print() const {
printf("石皮産手糸売に入りますた！！！\n");
}

int main()
{
Printer<1>::print();
return 0;
}

>>129
数理的技法って具体的な手段じゃなく、>>130のような方法の総称と思われる。
ただ、フォーマル検証/フォーマルベリフィケーションの方が通じる気がするが、
世の中そうでもないのか？

prinft("ぷりんとえふくらいがおにあいのちゅうしかいないんだからふぉーまるべりふぃけーしょんなんてせんもんようごつかわれてもわからないよ");

C言語で記述できて、記述量7分の1、検証時間100分の1まで減らせるって

今までかなり、手を抜いてたんだな。

C言語で書かれたソースをコンパイルするコンパイラは何言語で書かれてんだろ
なんか鶏と卵みたいな話だな

>>120
>なんでJavaじゃないんだ <丶｀д´>
　やたら処理時間がかかるホットスポットだけをモジュールに
切り出して回路化するので、Javaで書く利点なんてないと思うが。

そこそこの速さとそこそこ小さい回路規模が実現できるなら、
少々高くても少々電力食いでもいいかも試練。

ＣでもJavaでもVisual BasicでもLispでも…、Ｃコンパイラは書ける。

今どきyacc&lexってのは古い?

>>138
クロス開発だ。
でも大元の大元はどうやって開発したんだろう？

Cまで行ってないから、まだB。

>>139
HDLとしてのＣが、HDLとしてのJavaに比べて速度的な利点があるわけではない。
近い将来Java-HDLか、同等の高レベルHDLが普及するでしょう。

Biz板って住民のSE率が結構高いんだね・・・

＞記述量を7分の1に

日経エレキかマイクロデバイスに例が出てたけど、
この記述量って行数なんだね。
で、比較元のverilogを見ると、module文,in,outやwire宣言が
全部1変数ごとに1行使っているという行を水増ししているありえないコード
だったのには笑った。誇大広告の一種だね

>>126の結果は↓だけ

盗用多，糞ニー，ave糞，ジャニは0回潰れろ！

>>147
そういうのを見やすいコードという
見やすいコードのまま記述量を減らすって結構大変なはずだが

>>147
比較対象をVHDLにすればもっと少なくなったように見せ掛け（ry

動作レベルで記述、合成するから行も減るってことだろ。
構文の問題じゃないし。
ほんとだったら開発効率大幅アップなんだけどな。
レジスタ割り付けを自動化でき、
そもそもタイミング設計なんてしなくてよくなるわけだ。
アーキ探索もやりやすくなるし。

>>150
しかし、抽象度をあげると直行性が落ちると言う諸刃の剣。
高速化にはオススメ出来無い。

>>151
直行性って何？

.NET2.0の時代にNECはナにやってんだ。VB.NET版つくれ

これってリリース後
週１で バージョンアップを繰り返していたヤツか？

CAD屋の誇大広告ってどうにかならんか
宣伝どおりに使えた試しがない

>>155
話半分の半分くらいにして聞いておいた方がいいよね

parthenonで授業受けたよ

この手の「C言語」は「C言語のようなもの」のことが多いからなあ

>>157
NECのは知らんが、この手のは、ぱっと見の文法がCなだけ
Cのとおりにプログラミングできるわけじゃない
mallocすらないんだぜ

記述対象がハードなんだからmallocなんてでてくるわけないだろ

>>157
SystemCだが、一般のC++コンパイラでもコンパイルできる。
ってか、それ(だけ？)が売り。

>>158
そりゃmallocはないだろうが、この方向性の究極系としては
C++みたいなものになって、各チップは独立スレッドで動く
オブジェクト、配線はリッスナ登録、スレッドの駆動方法は
同期式ならグローバルクロックで、みたいなのを夢想。

これでコンパイルしたコードを入力イベントと出力イベント、
後は所々に入れたプローブオブジェクトの状態で比較して、
OKならリッスナの結合状態からピン配線に落とす、みたいなの。